Анализ операций умножения и деления в конкретной модели АЛУ — страница 10

  • Просмотров 5648
  • Скачиваний 417
  • Размер файла 50
    Кб

включенном режиме насыщения, значение, получаемое в АR, зависит от флагов переноса и переполнения, сгенерированных АЛУ в текущем цикле. Ниже приведена таблица, показывающая содержимое AR в зависимости от флагов при включенном режиме насыщения. Реализация режима насыщения существенно отличается от таковой в МАС-е, где режим насыщения указывается в самой инструкции. Регистр АF не подчиняется режиму насыщения, поэтому если

результатом операции, является регистр АF, произойдет циклический переход, но флаги отразят тот факт, что результат был насыщен. Режим "защелки" переполнения АLU, разрешаемый битом 2 в регистре режима и статуса процессора (MSTAT), приводит к тому, что флаг переполнения АV остается поднятым после переполнения, несмотря на то, что последующие инструкции могут не генерировать переполнения. В этом режиме флаг АV может быть очищен

только прямой записью нуля через шину DMD. Деление Функция деления реализуется дополнительной сдвиговой логикой, не показанной на рисунке 7. Деление достигается с помощью двух примитивов деления. Они используются для получения невосстанавливаемого условного алгоритма делением, использующего сложения и вычитания. Деление может быть знаковым и беззнаковым; однако, делитель и делимое должны быть одинакового типа. Деление с

одинарной точностью, с 32-битным делимым и 16-битным делителем, дающее 16-битное частное, выполняется за 16 циклов. Также могут быть вычислены частные меньшей и большей разрядности. Делитель может содержаться в АХ0, АХ1 или любом из R регистров. Старшая часть знакового делимого может содержаться в АY1 или AF. Старшая часть беззнакового делимого может содержаться только в AF. Младшая часть делимого должна быть в АY0. После завершения

операции деления частное находится в AY0. Первый из двух примитивов деления, "делить знак" (DIVS), выполняется в начале деления при делении знаковых чисел. Эта инструкция получает знаковый бит делимого, проведя операцию “исключающее или” со знаками делимого и делителя. Регистр AY0 сдвигается на 1 разряд, так что вычисленный знаковый бит помещается в самый младший (правый) разряд. Полученный знаковый бит также загружается во

флаг АQ регистра арифметических флагов. Самый старший (левый) бит AYO сдвигается в младший бит AF, а оставшиеся старшие 15 бит AF загружаются из 15 младших бит регистра R из АЛУ, что в свою очередь пересылает содержимое входного регистра Y прямо в регистр результата R. Последовательный эффект состоит в том, чтобы сдвинуть влево пару регистров AF-AYO и переслать знак частного в самый младший разряд. Рисунок 8 иллюстрирует операцию DIVS. AX0 AY0 AF